fpga論壇|fpga設計論壇

 找回密碼
 我要注冊

QQ登錄

只需一步,快速開始

搜索
查看: 6937|回復: 398
打印 上一主題 下一主題

跟李凡老師學FPGA之VHDL基礎D01(20160720課堂筆記)

[復制鏈接]
跳轉到指定樓層
1#
lcytms 發表于 2018-10-19 09:55:03 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
本帖最后由 lcytms 于 2018-10-19 10:07 編輯

跟李凡老師學FPGA之VHDL基礎D01(20160720課堂筆記)

VHDL課程補充(與Verilog對照)、基本語法
D01

用笨筆頭整理課堂筆記,用以備忘,溫故而知新。
整理文稿的細節處未能一一體現李凡老師的講課精髓和獨特風采,有待下一步補充完善。
感謝李凡老師博大精深的學識、孜孜不倦的教誨,并敬請李凡老師原諒本人拙劣的課堂筆記。

本帖子中包含更多資源

您需要 登錄 才可以下載或查看,沒有帳號?我要注冊

x
分享到:  QQ好友和群QQ好友和群 QQ空間QQ空間 騰訊微博騰訊微博 騰訊朋友騰訊朋友
收藏收藏
2#
 樓主| lcytms 發表于 2018-10-19 10:00:30 | 只看該作者
本帖最后由 lcytms 于 2018-10-19 10:01 編輯

0902
        (前續問題的討論)。
        打開pdf文件。
        Mt47h_ddr2.pdf。

本帖子中包含更多資源

您需要 登錄 才可以下載或查看,沒有帳號?我要注冊

x
3#
 樓主| lcytms 發表于 2018-10-19 10:02:52 | 只看該作者
0903
        打開pdf文件。

本帖子中包含更多資源

您需要 登錄 才可以下載或查看,沒有帳號?我要注冊

x
4#
 樓主| lcytms 發表于 2018-10-19 10:03:19 | 只看該作者
0904
        同學們早上好!
        按照計劃,我們SDRAM的課程我們就應該結束了。
5#
 樓主| lcytms 發表于 2018-10-19 10:03:37 | 只看該作者
0905
        大多數在第一時間完成了。
6#
 樓主| lcytms 發表于 2018-10-19 10:04:26 | 只看該作者
0906
        高校老師期末會做成績分布的一張表。
        一般是正態分布。
        我們這個班比較好。
        有同學問到計算地址的問題。
        我稍微準備一下。
        我根據這三個說明書,我用消息發給大家。
        或者是我準備好了再來討論。
        我想跟大家說SDRAM地址的選擇,DDR2的地址的選擇,以及DDR3的地址線的選擇。
        行地址,Bank地址,列地址,加起來對應的唯一的一個存儲器單元的訪問。
7#
 樓主| lcytms 發表于 2018-10-19 10:05:39 | 只看該作者
本帖最后由 lcytms 于 2018-10-19 10:07 編輯

0907
        那么這個要結合看三個部分的說明書,這個跟說明書、跟器件有關。
        昨天有同學問到這個問題。
        我稍微準備一下。
        在今天下課之前。
        原來我們有一個安排,剩下的時間我們還有三個內容。
        第一個內容,我們有VHDL的雙語的比較。
        第二個內容是算法實現。
        第三個內容是后面同學提出來的,是SoC。
  

本帖子中包含更多資源

您需要 登錄 才可以下載或查看,沒有帳號?我要注冊

x
8#
 樓主| lcytms 發表于 2018-10-19 10:09:25 | 只看該作者
0908
        大家加加緊。
        今天是周三,正好今天明天我們把雙語講一下。
        為什么要討論VHDL和Verilog的雙語呢?
        在全世界的EDA教學計劃上,從2000年以后,都補充了這一點。
        因為HDL語言跟算法語言有非常大的區別,兩種語言之間的體系跨越不是那么輕而易舉。
        我們學過BASIC的,或者學過C的,可以說BASIC基本上看一看,不需要太多的學習就能用。
        但是這兩種語言不一樣。
        如果你不了解它們之間的區別,不了解這兩種語言誰好誰壞,誰可愛,誰可恨,哪一個方面做得更好,哪一個方面在歷史發展過程中有一些缺陷,我們要知道這一點,我們才能把實際工程做好。
        非常重要。
9#
 樓主| lcytms 發表于 2018-10-19 10:10:07 | 只看該作者
0909
        為什么說非常重要呢?
        就是因為我們是面向工程的,面向實際就業的,面向實際工程的實踐的。
        工程實踐之中,一定會遇見這樣的問題。
        老板突然有一天拉來了VHDL的項目,拿來VHDL的代碼要你升級,要你做成IP核,做成它的電路。
        如果這個時候我們學的是Verilog,歷史上就發生這樣的事,學Verilog語言的工程師突然要接受VHDL的項目,手忙腳亂,一陣的惡補,最后造成的結果就是效率非常低,而且出了很多的問題。
        同樣VHDL體系下面的同學,要接觸Verilog,這也是很平常的。
        特別是現在的HDL語言呢,向System Verilog發展,System Verilog又結合了這兩者語言的優勢,這樣的話呢,我們在工作之中就更有可能會遇到各種各樣的情況。
10#
 樓主| lcytms 發表于 2018-10-19 10:10:39 | 只看該作者
0910
        如果是新上馬的項目,像美國2012以后新上馬的項目,一定是System Verilog,你只要學著一種語言就行了。
        可是在這個之前有各種各樣的版本,如果作為一個EDA工程師,你不可能不接觸,不可能不應用,不可能不回顧。
        就是VHDL、Verilog、System Verilog。西方的高校教材是這樣,EDA的學生不是說只要學會一種語言,它是三種語言都要會。
        當然,VHDL我們用不著從頭開始,再來個100天,實際上這門課程呢,是兩種語言的對照,我們通過對VHDL的基本語法、基本的建模描述,我們來討論這兩種語言的孰優孰劣。
您需要登錄后才可以回帖 登錄 | 我要注冊

本版積分規則

QQ|小黑屋|手機版|Archiver|FPGA論壇 ( 京ICP備10035964號  

GMT+8, 2019-7-7 16:37 , Processed in 0.096850 second(s), 22 queries .

至芯科技 Powered by Discuz X3.2

© 2001-2014 Comsenz Inc.

快速回復 返回頂部 返回列表
送财童子电子游艺